20×18位符号定点乘法器的FPGA实现

摘要：

在数字信号处理中经常需要进行乘法运算,乘法器的设计对整个器件的性能有很大的影响,在此介绍20×18比特定点阵列乘法器的设计.采用基4-Booth算法和4-2压缩的方案,并采用先进的集成电路工艺,使用SMIC 0.18μm标准单元库,提高了乘法器的速度,节省了器件.利用Xilinx FPGA(xc2vp70-6ff1517)对乘法器进行了综合仿真,完成一次乘法运算的时间为15.922 ns,在减少乘法器器件的同时,提高了乘法器的速度,降低了器件的功耗.

关键词：定点乘法器、VerilogHDL、Booth算法、4-2压缩、波形仿真

所属期刊栏目：32

分类号：TP332.2(计算技术、计算机技术)

在线出版日期：2009-05-20（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：5-7,10