基于Verilog计算精度可调的整数除法器的设计

摘要：

传统整数除法算法采用多次相减的方法来实现运算,相减的过程耗费了大量时钟脉冲,而且对运算结果的最后一位没有进行处理.针对传统的整数除法器,提出一种基于Verilog计算精度可调的整数除法器的设计方法,运用移位、循环减法和四舍五入的方法对数据进行处理,提高了处理速度和精确度.用Cadence公司的NC-Verilog仿真器对所设计的除法器进行仿真验证,结果显示该除法器达到了预期功能.

关键词：整数除法、Verilog、处理速度、精确度

所属期刊栏目：32

分类号：TN402(微电子学、集成电路（IC）)

资助基金：教育部"优秀青年教师资助计划"教人司[2003]355;留学回国人员科研启动基金;2006年度教育部博士点基金;贵州省优秀青年科技人才培养计划基金合同号,黔科合人字2013

在线出版日期：2009-04-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共2页

页码：146-147