基于System Verilog语言的设计验证技术

摘要：

随着集成电路设计规模的不断增大,设计验证工作越来越困难.介绍IEEE新标准System Verilog语言中用于验证的随机约束、功能覆盖率、断言技术和利用面向对象思想构建验证平台的一般方法.这些方法能极大提高芯片设计的效率,降低芯片设计的风险,减轻测试工程师的负担.

关键词：System Verilog、随机约束、功能覆盖率、断言、面向对象

所属期刊栏目：31

分类号：TN492(微电子学、集成电路（IC）)

在线出版日期：2008-06-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：8-11