H.264中二进制算术编码的硬件实现

摘要：

H.264标准中的二进制算术编码算法复杂,用软件实现起来速度慢,编码一个信号需要多个时钟周期.结合硬件实现特点,对算法流程进行合理优化,采用流水线设计方法,电路结构采用Verilog HDL进行RTL级描述,在Synplify平台上进行FPGA综合,介绍了H.264中二进制算术编码的FPGA实现方案.编码速度达到1 b/cycle,工作频率达到75.7 MHz,完全可以应用于视频图像的实时编码中.

关键词：二进制算术编码、H.264、CABAC、FPGA

所属期刊栏目：30

分类号：TN919.81

资助基金：福建省科技厅集成电路IC技术平台建设项目2003Q013

在线出版日期：2008-01-07（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：48-50