基于内插和QLA技术的并行DDS的实现

摘要：

研究了一种新颖的并行结构低功耗高速DDS,并基于FPGA得到验证.其中相位累加器采用了状态机结构,在同样的吞吐率下,比传统的累加器功耗缩减了22%,相位幅度转换模块的压缩采用了QLA技术和被内插技术优化的Sunderland法相结合.压缩比达到78.2:1,总体结构采用4位并行设计,大幅提高了系统工作时钟和吞吐率.最后在FPGA下进行了系统验证,SFDR可达63 dBc,3.3 V下,总功耗为170 mW.

关键词：DDS、并行流水线、QLA、FPGA

所属期刊栏目：30

分类号：TN914.3

在线出版日期：2007-11-05（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：172-174