FPGA逻辑测试中的器件建模方法

摘要：

在SoC设计中,用户可运用Verilog HDL语言对所需的电路进行描述,从而获得所需要的电路功能.在设计写入FPGA芯片之前,通常运用EDA工具对其逻辑功能进行充分模拟和测试.在测试时要模拟FPGA的支持器件的功能,此时就需要对这些器件进行建模,因而外围器件建模的好坏直接影响FPGA逻辑设计质量.针对FPGA逻辑测试提出了一种器件建模方法以及器件建模的一些规范,并结合实际项目说明了器件建模的基本过程.

关键词：FPGA建模、CAM、模拟、SoC设计、Verilog HDL语言

所属期刊栏目：29

分类号：TP311(计算技术、计算机技术)

在线出版日期：2006-09-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：9-11