基于FPGA的高速Viterbi译码器优化设计和实现

摘要：

卷积码作为信道纠错编码在通信中得到了广泛的应用,而其相应的Viterbi译码器随着约束度N的增大其硬件复杂度成指数增加,硬件复杂度的大小决定译码速度.采用预计算的思想,避免了常规算法中的重复计算;对Viterbi译码器的核心模块ACS进行了优化设计,提出了一种FPGA实现方案,简化了接口电路、提高了速度.

关键词：卷积码、Viterbi译码、ACS预计算、FPGA

所属期刊栏目：29

分类号：TN764(基本电子电路)

在线出版日期：2006-04-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：52-54