基于VHDL的数字频率计的设计与实现

摘要：

介绍一种基于VHDL的采用自顶而下(up to bottom)设计方法实现的数字频率计.该设计方法与传统的设计方法相比,具有外围电路简单,程序修改灵活和调试容易等特点.特别是在设计的初期阶段可以通过软件仿真来预知设计方案的可行性,便于及时的调整设计方案,避免了传统方法中到项目开发的后期才发现方案不妥,从而造成人力、物力的浪费.同时,在本设计中用到的CPLD器件运行稳定可靠,可反复擦写,便于系统的维护与更新.

关键词：VHDL、EDA、频率计、自顶而下

所属期刊栏目：28

分类号：TP312(计算技术、计算机技术)

资助基金：广西大学校科研和教改项目;广西教育科学科研项目2001A013;广西教育科学科研项目2003B15

在线出版日期：2005-09-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：102-104