可综合的基于Verilog语言的有限状态机的设计

摘要：

VerilogHDL是一种硬件描述语言,他不仅可以在门级和寄存器传输级描述硬件,也可以在算法级对硬件加以描述,因此将采用VerilogHDL语言描述的设计转变成逻辑门构成的电路绝非简单的处理过程.状态机是数字系统的控制单元,包括时序逻辑和组合逻辑,语言描述较为抽象,如果句柄编写不规范,综合工具就很难把抽象思维变为门级电路.由于VerilogHDL语言本身的特点,许多面向仿真的语句虽然符合语法规则却不能综合,这在设计中必须避免.本文介绍了VerilogHDL语言的综合实质,研究了编写可综合的状态机的方法、步骤以及综合原则,具有一定的参考价值.

关键词：VerilogHDL语言、FSM状态机、综合、逻辑

所属期刊栏目：28

分类号：TP312(计算技术、计算机技术)

在线出版日期：2005-06-09（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：116-118