10.3969/j.issn.1004-373X.2004.09.019
卷积码Viterbi译码器的FPGA设计与实现
主要介绍了卷积码中Viterbi译码器的FPGA实现方案.方案中设计了幸存路径交换寄存器模块,充分利用FPGA中丰富的触发器资源,减小了译码器状态控制的复杂度,提高了VB译码器的运行速度.
卷积码、Viterbi算法、FPGA、VB
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TN911.22
2004-06-04(万方平台首次上网日期,不代表论文的发表时间)
共2页
47-48
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10.3969/j.issn.1004-373X.2004.09.019
卷积码、Viterbi算法、FPGA、VB
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2004-06-04(万方平台首次上网日期,不代表论文的发表时间)
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号:2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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