10.3969/j.issn.1004-373X.2004.09.002
双闹钟数字时钟芯片设计
简述了一种双闹钟数字时钟芯片的设计分析,具体介绍了其中三态输入电路、可逆计数器、输出解码/驱动器等电路的设计.这种数字时钟芯片用途广泛,外围电路简单,并可以选择利用电网的50/60 Hz作为频率基准和电源,适用于数字钟、钟控收音机产品的应用.
数字时钟、三态输入电路、可逆计数器、输出解码/驱动器
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TN492(微电子学、集成电路(IC))
2004-06-04(万方平台首次上网日期,不代表论文的发表时间)
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4-5,7