10.3969/j.issn.1004-373X.2004.06.009
基于VHDL语言的定时时基校正电路设计
介绍了一种用于校正定时电路时基信号的方法,基于VHDL硬件描述语言来设计与实现,并给出了主要VHDL原代码和仿真波形图.
定时、时钟校正、VHDL、加法器
27
TP312(计算技术、计算机技术)
2004-04-09(万方平台首次上网日期,不代表论文的发表时间)
共2页
21-22
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10.3969/j.issn.1004-373X.2004.06.009
定时、时钟校正、VHDL、加法器
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TP312(计算技术、计算机技术)
2004-04-09(万方平台首次上网日期,不代表论文的发表时间)
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号:2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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