基于VHDL语言的数字频率计设计

摘要：

传统数字频率计由于在高频段受基准时钟频率的限制,其测频精度受到很大的限制.本文应用EDA技术,很好的解决了这一问题.文中论述了数字频率计的设计原理、开发环境、设计步骤、设计框架,以及应用VHDL语言对系统的实现方法,说明了各模块和系统输入输出信号的功用.应用MAX+PLUSⅡ对系统进行仿真验证,结果表明所设计的数字频率计不但测频精度达到较高的水平,而且能够实现连续不间断测频.

关键词：数字频率计、VHDL语言、可编辑逻辑器件(FPGA)

所属期刊栏目：19

分类号：TN095(一般性问题)

在线出版日期：2005-11-24（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：321-324