一种快速浮点乘法单元的设计与实现

摘要：

以自主设计的图形处理单元(Graphic Processing Unit,GPU)所需求的浮点乘法处理能力为目标,设计并实现了6级全流水线的单精度浮点乘法器,其部分积生成采用修正的Booth编码算法,部分积压缩采用4-2和3-2混合Wallace树结构.使用Synopsys的VCS完成待测设计的功能验证,使用Design Complier工具在0.13um工艺库下实现设计综合,可以达到2.7Gflops的处理速度,符合图形处理器的要求.

关键词：浮点乘法、Booth编码、部分积压缩、DC综合

所属期刊栏目：18

分类号：TN492(微电子学、集成电路（IC）)

资助基金：国家自然科学基金重点资助项目90607008;陕西省工业攻关基金资助项目2011K06K-47

在线出版日期：2013-06-13（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：62-66