RS(15,9)编码器IP Core的实现

摘要：

RS编码器IP核设计的难点是提高编码电路的编码运算速度.采用基于多项式乘法理论的GF(2m)上4位快速有限域乘法的方法,提高了编码电路中乘法器模块的运算速度,并对传统的编码电路进行优化,从而解决了运算速度慢的问题.使用Verilog HDL语言和Verilog7.0软件,设计了RS(15,9)编码器,通过仿真及软、硬件验证了设计的正确性.

关键词：RS码、编码器、IP Core、Verlog HDL

所属期刊栏目：20

分类号：TN919.3+1

资助基金：日本OKI公司资助项目

在线出版日期：2004-06-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：82-86