数字锁相环的ASIC设计

摘要：

根据锁相环的特点,提出了利用ASIC算法设计数字锁相环DPLL.在对其进行严格数学推导和分析的基础上,在FPGA上得以实现.从原理上分析了稳态误差的减小和稳态建立的过程,最后给出了利用VHDL语言编程仿真的结果.整个系统的锁相环部分达到了锁定速度快、相位抖动小、锁定精度高的结果.

关键词：数字锁相环、可编程逻辑器件、硬件描述语言、片上系统

所属期刊栏目：25

分类号：TN492;TN911.8(微电子学、集成电路（IC）)

在线出版日期：2005-08-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：232-235