高效视频编码帧内预测算法优化与硬件架构设计

摘要：

高效视频编码(High Efficiency Video Coding,HEVC)标准引入了更加灵活的块划分结构和丰富的帧内预测模式,显著提高了视频压缩效率,但其计算复杂度也随之提高,不利于硬件实现.提出了一种面向硬件实现的帧内预测优化算法,解决了帧内预测过程中对重构数据的依赖性.在算法优化的基础上设计了一种基于 4×4 基本块复用的18 路预测模式并行的高吞吐量全流水线硬件架构.实验结果表明,在Xilinx Virtex7 现场可编程门阵列实验平台上,该硬件架构仅占用 99 k的查找表和 57 k的寄存器资源,最大可支持 4K@52FPS的全I帧实时视频编码.在相同帧率条件下,所消耗的硬件资源相比其他现有方案减少 54%,相较于HM16.7 编码性能指标BD-rate仅增加 5.91%.

关键词：高效视频编码、帧内预测、硬件、现场可编程门阵列

所属期刊栏目：49

分类号：TP391.41(计算技术、计算机技术)

在线出版日期：2023-10-13（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：953-959