基于FPGA的随机构造QC-LDPC分层译码器设计

摘要：

针对随机构造的QC-LDPC码可能在构造中产生会产生短环的情况,提出了添加约束使其没有短环的构造方法,对硬件实现中的采用分层译码算法进行了简要的介绍.实验仿真表明,与传统译码算法相比,分层译码算法具有效率高、延时短及吞吐量大等优点.选用Alter公司的EP3 SL340H 1152I4器件实现码长为4 096,列重为4,行重为16,码率为3/4的QC-LDPC码的硬件译码算法.译码器在100 MHz的工作频率下,最大迭代次数为5时,吞吐量可以达到157.05 Mbps.

关键词：QC-LDPC码、随机构造、分层译码、FPGA

所属期刊栏目：41

分类号：TN911

资助基金：江苏高校优势学科建设工程资助项目

在线出版日期：2015-02-02（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：41-45