基于FPGA的IRIG-B(DC)解码器的设计与实现

摘要：

在通信系统中,采用IRIG-B(DC)码为通信系统提供统一的时间基准,可以使系统的各个单元对设备信息进行时间校正.对于各个设备单元,提出了采用FPGA芯片来设计IRIG-B(DC)时间码解码器,该解码器硬件电路由一片现场可编程门阵列(FPGA)芯片以及外围接口电路组成,其解码过程则通过VHDL语言编程实现.解码器从接收到的IRIG-B(DC)时间码中,提取时间信息和秒脉冲信号,用于调整本设备的时间.实验结果表明,采用FPGA设计解码器,具有体积小、工作性能稳定和方案实现灵活等特点.

关键词：IRIG-B (DC)、FPGA、VHDL、解码

所属期刊栏目：40

分类号：TP332(计算技术、计算机技术)

资助基金：国家部委基金

在线出版日期：2014-03-20（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：93-96