分相位时钟组的高速数据采样

摘要：

高速的数模混合电路设计通常要求对模拟信号产生的数据进行实时准确采样。介绍了基于分相位时钟组的高速数据采样电路，并手工设计一款高性能锁相环和延时锁相环来产生数字电路时钟组，加载特定的逻辑综合约束，最终使用动态仿真工具进行电路仿真。仿真结果表明在使用分相位时钟组实现高速数据采样的同时，还可以有效地改善时序和布局布线的压力。

关键词：高速、分相位、逻辑综合、动态仿真

所属期刊栏目：38

分类号：TN431.2(微电子学、集成电路（IC）)

在线出版日期：2013-02-25（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：52-55