FPGA内的多时钟管理与设计

摘要：

数字电路中的时钟管理和设计是一个非常重要和关键的问题,对FPGA内使用的时钟依据频率和来源提出了划分,分别讨论了它们的性质、特点和使用场合;然后探讨了不同时钟域数据传输和切换的问题,举出了使用触发器、鉴相器和FIFO缓冲解决上述问题的3种不同的方法;最后给出了一个FPGA内部使用vHDL语言设计实现多时钟15路复接器的例子.

关键词：FPGA、时钟、碰撞、时钟域、数据切换

所属期刊栏目：32

分类号：TN79(基本电子电路)

在线出版日期：2007-01-15（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：35-38