10.3969/j.issn.1003-3114.2004.05.016
基于内插的全数字二元鉴相相干延迟锁定环
提出一种基于内插的全数字二元鉴相相干延迟锁定环(C-DDLL),用于直接序列码分多址系统上行链路伪随机码的跟踪,对AWGN、多用户干扰以及非理想内插影响下的环路跟踪性能进行了分析与计算机模拟,最后给出了数值结果及分析.
直接序列码分多址、全数字相干延迟锁定环、内插滤波、平均失锁时间
30
TN8(无线电设备、电信设备)
2005-10-27(万方平台首次上网日期,不代表论文的发表时间)
共3页
40-42