10.3969/j.issn.1003-3114.2002.04.016
全数字时钟锁相环的设计
提出了一种全数字时钟锁相环的设计方法,采用一种基于FPGA+DDS的设计,采用数字鉴相,用数字环路输出来控制DDS的输出频率,算法灵活,可移植性强,可广泛应用于调制解调器或其它电子设备的设计.
数字时钟锁相环、DDS、环路滤波器
28
TN91
2005-10-27(万方平台首次上网日期,不代表论文的发表时间)
共2页
49-50
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10.3969/j.issn.1003-3114.2002.04.016
数字时钟锁相环、DDS、环路滤波器
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号:2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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