基于忆阻器的脉冲神经网络硬件加速器架构设计

摘要：

脉冲神经网络(spiking neural network,SNN)作为第三代神经网络,其计算效率更高、资源开销更少,且仿生能力更强,展示出了对于语音、图像处理的优秀潜能.传统的脉冲神经网络硬件加速器通常使用加法器模拟神经元对突触权重的累加.这种设计对于硬件资源消耗较大、神经元/突触集成度不高、加速效果一般.因此,本工作开展了对拥有更高集成度、更高计算效率的脉冲神经网络推理加速器的研究.阻变式存储器(resi-stive random access memory,RRAM)又称忆阻器(memristor),作为一种新兴的存储技术,其阻值随电压变化而变化,可用于构建crossbar架构模拟矩阵运算,已经在被广泛应用于存算一体(processing in memory,PIM)、神经网络计算等领域.因此,本次工作基于忆阻器阵列,设计了权值存储矩阵,并结合外围电路模拟了LIF(leaky integrate and fire)神经元计算过程.之后,基于LIF神经元模型实现了脉冲神经网络硬件推理加速器设计.该加速器消耗了0.75k忆阻器,集成了24k神经元和192M突触.仿真结果显示,在50 MHz的工作频率下,该加速器通过部署三层的全连接脉冲神经网络对MNIST(mixed national institute of standards and techno-logy)数据集进行推理加速,其最高计算速度可达148.2 frames/s,推理准确率为96.4％.

关键词：脉冲神经网络、阻变式存储器、存内计算、LIF神经元、硬件推理加速器

所属期刊栏目：71

分类号：TP311.52;TN918.91;S

资助基金：国家自然科学基金;资助的课题

在线出版日期：2022-07-29（万方平台首次上网日期，不代表论文的发表时间）

页数：共9页

页码：162-170