分数延迟FIR滤波器设计及FPGA实现

摘要：

分数延迟FIR滤波器有能改变频率响应特性的优点,但是分数延迟FIR滤波器对系数变化十分敏感且其系数无对称关系,所以实现分数延迟FIR滤波器相对实现FIR滤波器消耗的硬件资源多得多.FPGA有丰富的内部逻辑资源,完全能满足分数延迟FIR滤波器设计的需要.本文提出基于分布式算法和CSD码量化设计分数延迟FIR滤波器.基于分布式算法设计分数延迟FIR滤波器是将乘法运算转换为查找表操作并结合流水线技术节省硬件资源,提升处理速度;CSD码量化滤波器系数使其表示码中0最多,这样设计实现滤波器的硬件规模会大大减少,运算速度也会提高.硬件仿真结果表明此两种方法可行且高效.

关键词：分数延迟FIR滤波器、分布式算法、FPGA、CSD码

所属期刊栏目：26

分类号：TN713(基本电子电路)

资助基金：申请人:曾以成;项目名称:一种微弱信号的混沌检测新机制研究;颁发部门:湖南省自然科学基金委08JJ5031;基金申请人:曾以成;项目名称:集成化混沌电路阵列夏敏传感器研制;基金颁发部门:湖南省科技厅2008FJ3096

在线出版日期：2014-07-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：172-174