一种基于FPGA的高精度大动态数字延迟单元的设计

摘要：

本文提出了一种数字延迟单元的设计方案,该方案能够实现0.1ns的延迟度精度和10ms的动态范围,通过调节该方案的工作参数可以很方便的实现更大的动态范围.该电路在Vigex5系列的FPGA上实现,其核心由粗延时单元和精延时单元两部分组成,粗延时单元采用计数器法实现,精延时单元的核心由IODELAY基元构成,语言代码通过了FPGAdv软件的综合和仿真.目前该单元电路已成功的应用在卫星雷达高度计的地面回波模拟器上.

关键词：数字延迟线、FPGA、IODELAY

所属期刊栏目：26

分类号：TP31(计算技术、计算机技术)

在线出版日期：2014-07-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：132-134