基于Verilog的CRC并行实现
在数据通信中为了降低通信线路传输的误码率,需要采用高效能的差错控制方法.循环冗余校验(CRC)由于其误码检测能力强,抗干扰性能优异,在通信和测控等领域有广泛的应用.通过对CRC校验码原理的分析,研究了一种并行CRC算法并采用硬件描述语言Verilog HDL来实现.
循环冗余校验、硬件描述语言、现场可编程门阵列
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TP311.52(计算技术、计算机技术)
2014-07-08(万方平台首次上网日期,不代表论文的发表时间)
共2页
112-113
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循环冗余校验、硬件描述语言、现场可编程门阵列
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TP311.52(计算技术、计算机技术)
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号:2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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