10.3969/j.issn.1008-0570.2009.05.118
基于FPGA的高速流水线浮点乘法器设计
设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器.该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Catry Look-ahead加法器求得乘积.时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中.
FPGA、布思算法、部分积压缩、流水线、浮点乘法器
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TP332.2+2(计算技术、计算机技术)
2009-04-08(万方平台首次上网日期,不代表论文的发表时间)
共3页
283-284,130