基于加减交替法除法器的FPGA设计与实现

摘要：

设计并实现了一种基于加减交替法的除法电路,着重介绍除法器的工作原理,给出了除法器的电路结构.仿真和实验结果均表明,该除法器运算快速、准确.FPGA时序分析表明,除法器的工作频率可到85.16MHz.该电路设计简洁、高效,可应用于嵌入式系统或工业控制中.

关键词：FPGA、除法器、移位寄存器、加减交替法

所属期刊栏目：24

分类号：TP32.2(计算技术、计算机技术)

资助基金：自治区重点实验室培育--信息与通信技术重点实验室建设;颁发部门:广西壮族自治区科学技术厅.2006.5.桂科能0630006-SG

在线出版日期：2009-02-10（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：141-143