基于时钟恢复系统中的锁相环电路的设计

摘要：

本文主要设计了基于相位控制技术的时钟恢复系统的PLL锁相环路.分别对各单元电路结构棗鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器进行设计.采用2.5V,0.25μm First Sillcon CMOS工艺来实现,并在SPICE平台下进行仿真.仿真结果表明,该PLL环路的锁定时间仅为2.4us,并且输出的频谱呈现出较高的纯度,具有高速、低噪声的特点.

关键词：锁相环、电荷泵、噪声

所属期刊栏目：24

分类号：TN911.8

资助基金：湖南省自然科学基金计划资助05JJ30115

在线出版日期：2008-09-01（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：293-295