基于FPGA流水线RISC微处理器的设计

摘要：

文章介绍了基于FPGA的流水线RISC微处理器的设计,包括关键模块设计和流水线设计.所设计的微处理器主要由ALU,译码单元,取指逻辑,寄存器堆,指令存储器,数据存储器等关键模块组成,其指令和数据长度都为32位,采用三种寻址方式.通过对关键模块的时序分析,设计合理的流水线.文章着重分析了因流水线产生的相关性问题.并采用旁路技术(Forwarding)和硬件"猜测法"加以解决.综合和功能仿真结果表明该RISC处理器达到了设计要求,其最高时钟频率达到74.59MHz.

关键词：RISC、流水线、相关性问题解决

所属期刊栏目：24

分类号：TP302.2;TP338.1(计算技术、计算机技术)

资助基金：国家人事部留学人员科技活动基金:基于异步式逻辑的FPGA IP核的研究120061164;广东省科技计划基金:基于异步式逻辑的高性能、低能耗的ARM IP核研究2006811801010;广东省自然科学基金:基于入侵检测系统中的智能化无主次通讯机制研究04107411

在线出版日期：2008-07-22（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：187-189