基于FPGA的IP碎片重组模块

摘要：

为了更好地支持网络安全,IP碎片重组是IDS/IPS中一个必不可少的操作.由于采用软件实现IP碎片重组的速度很低,很难达到高速接口的线速处理要求,所以在高速IDS/IPS上应采用硬件处理的机制.本文实现了一个基于Altera FPGA的IP碎片重组模块,可解决IDS/IPS处理IP碎片重组遇到的性能瓶颈问题,同时提供了一种IP碎片攻击的预警机制,其特点是可以根据设备资源的使用情况,提供不同程度的警报信息.借助于QuatusII综合布线工具,经面向硬件电路的仿真验证,本文的方法可实现OC-48接口(2.5Gb/s)上线速分组的IP碎片重组,并具有硬件开销小,可扩展性好的特点.

关键词：IP碎片、FPGA、RLDRAM控制器、最大传输单元、洞

所属期刊栏目：24

分类号：TP393(计算技术、计算机技术)

资助基金：国家自然科学基金60573121 and 60625201;中-爱科技合作研究基金;高等学校博士点基金20040003048;清华大学985基金JCpy2005054;教育部培育基金705003

在线出版日期：2008-07-21（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：171-173