基于ASIC/SoC的UART核的设计

摘要：

本文描述了通用异步收发机UART(Universal Asynchronous Receive Transmitter)核的一种优化设计实现的设计流程.通过采用划分功能模块使结构直观清晰并且简化了设计流程.该UART核采用VerilogHDL语言描述其功能,对RTL级实现优化,解决了多时钟、亚稳态和毛刺等问题.用SYNOPSYS软件仿真、验证和综合、优化生成的IP(Intellectual Property)核可以很方便地嵌入到ASIC/SoC设计中.

关键词：UART、SoC、VerilogHDL语言、验证与综合

所属期刊栏目：24

分类号：TN43(微电子学、集成电路（IC）)

资助基金：国防科技重点实验室基金;无锡市科技计划项目-青年科技人才创新创业项目DA050001

在线出版日期：2008-04-03（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：92-93,205