基于CPLD的卷积码编解码器的设计

摘要：

卷积码是一种性能优良的差错控制编码.本文阐述了卷积码编解码器的基本工作原理,在MAX+PLUS2软件平台上,给出了利用复杂可编程逻辑器件设计的(2,1,6)卷积码编解码器电路,并进行了编译和波形仿真.综合后下载到复杂可编程逻辑器件EPM7128SLC84-15中,测试结果表明,达到了预期的设计要求.

关键词：卷积码、编码器、解码器、复杂可编程逻辑器件

所属期刊栏目：23

分类号：TN702(基本电子电路)

资助基金：陕西省教育厅资助项目07JK205

在线出版日期：2007-12-10（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：216-217,206