10.3969/j.issn.1008-0570.2007.14.075
一种全数字锁相环的设计与应用
介绍一种采用FPGA设计实现的ADPLL的结构及特点,并用该锁相环产生SDH设备的外同步时钟.由于该锁相环的负反馈时钟采用了初始受控分频设计、并采用了合理的环路滤波算法,该ADPLL同传统的数字锁相环(DPLL)一样,在参考源切换过程中输出时钟平滑稳定;同时也和传统的模拟锁相环(APLL)一样,在锁定状态下有稳态相差.对输出时钟的测试表明,该ADPLL产生的SDH外同步输出时钟满足系统的应用要求.
现场可编程逻辑阵列(FPGA)、全数字式锁相环(ADPLL)、平滑源切换、稳态相差、锁定时间
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TP273(自动化技术及设备)
2007-07-23(万方平台首次上网日期,不代表论文的发表时间)
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