10.3969/j.issn.1008-0570.2007.09.089
基于改进4-2压缩结构的32位浮点乘法器设计
本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘.整个设计采用Verilog HDL语言结构级描述,用0.25um单元库进行逻辑综合.完成一次乘法运算时间为24.30ns.
乘法器、4-2压缩器、浮点
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TP332.2(计算技术、计算机技术)
国家重点实验室基金51433020105DZ6802
2007-04-24(万方平台首次上网日期,不代表论文的发表时间)
共3页
224-225,199