基于FPGA的RS(255,223)译码器的设计

摘要：

在Blahut提出Reed Solomon码时域译码算法的基础上,提出了一种时域RS(255,223)译码算法,并用FPGA和VerilogHDL语言实现了该译码器.主要包括伴随式计算、改进的BM算法、错误位置计算和错误值计算的硬件电路.

关键词：RS码、时域译码、FPGA、CCSDS

所属期刊栏目：23

分类号：TN911.22

资助基金：内蒙古科技厅科技攻关项目20040401

在线出版日期：2007-04-02（万方平台首次上网日期，不代表论文的发表时间）

页数：共2页

页码：240-241