基于流水线重构技术的16×16位乘加器的设计

摘要：

比较了几种16×16位乘加器的实现方法,给出了一种嵌入于微处理器的基于流水线重构技术的16×16位乘加器的设计方案,该设计可完成16bit整数或序数的乘法或乘加运算,并提高了运算的速度,减少了面积.利用Cadence EDA工具对电路进行了仿真,仿真结果验证了设计的准确性.

关键词：乘加器、乘法器、流水线

所属期刊栏目：22

分类号：TN47(微电子学、集成电路（IC）)

资助基金：上海市重点学科建设项目P1303

在线出版日期：2007-01-10（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：302-304