AES加密算法的高速低功耗ASIC设计

摘要：

本文提出了一个AES加密算法的高速低功耗ASIC设计方案,使用Synopsvs设计流程和VeriSilicon 0.18μm CMOS工艺,实现了最高工作频率410MHz,数据吞吐率5.23Gbps,功耗为58 mW.采用改进算法(T盒算法),将轮变换操作中的不同步骤合并为一组表的查询,有效降低了关键时序路径的传输延迟,并通过动态功耗管理和门控时钟等低功耗设计方法有效地降低了功耗.

关键词：AES、ASIC、T盒、功耗管理、时钟门控

分类号：TN91;TP309.7

资助基金：中国科学院科研项目KGCX-SW-15

在线出版日期：2005-12-29（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：8-10