VHDL语言及其在实际电路设计中的简化问题

摘要：

VHDL(超高速集成电路硬件描述语言)目前在电子设计领域得到了广泛的应用.但是,实现同样的系统功能,不同的电路设计师可以采用不同的实际方法,这样就存在一个电路复杂程度的问题.因此,有必要深入讨论在VHDL设计设计、应用中如何简化实际电路,达到优化设计的要求.影响电路复杂程度的主要因素有:不同的语言描述方法、逻辑设计的合理性、VHDL语句的运用灵活程度和设计规划的优劣程度.为尽可能简化电路设计,可以采用:避免不必要的寄存器描述、分解逻辑电路以减少占用面积、用集成度高的电路语言直接表述和采用最简单、优化的设计方案.

关键词：VHDL语言、电路设计、优化

所属期刊栏目：19

分类号：TN4(微电子学、集成电路（IC）)

在线出版日期：2004-01-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：57-59