纯SV语言搭建验证平台

摘要：

面对日益复杂的芯片系统设计和IP的高度集成方式,验证的重要性日益增加.传统的验证主要依赖于直接测试,虽然直接测试平台也可以采用有限的随机方式,但是通常是通过产生随机数的方式来实现的,而不是在每个数据单元简单地写入预先设定的值.直接测试方法适合于小设计,但一个典型SoC设计需要上千个测试用例,耗时太长.因此提升验证产量的唯一方法是减少产生测试所消耗时间.基于SystemVerilog具有丰富语言能力、能描述复杂验证环境、产生带约束的随机激励、面向对象编程、功能覆盖率统计等诸多优点,因此可以采用SystemVerilog语言功能构建一个验证平台.搭建验证环境时,可以应用带约束随机激励产生方法以及覆盖率驱动来提高验证效率,缩短验证周期,平台在queastasim上进行了仿真验证,并取得了比较好的结果.

关键词：SystemVerilog、SoC、随机激励、功能覆盖率、验证

所属期刊栏目：30

分类号：TP31(计算技术、计算机技术)

资助基金：江苏省自然科学基金BK2012792

在线出版日期：2020-05-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：52-56