基于PLB4总线的DDR3控制器的设计与优化

摘要：

内存是计算机系统的信息存储部件，主设备与内存间信息交换的速度是影响系统性能的关键因素。 PLB总线是IBM提出的嵌入式总线标准，用于主设备与片内存储以及PCIE、DMA、SRIO等高速设备的互联，在SoC设计中使用广泛。该项目中DDR3作为从设备挂接到PLB4总线上，而选用的DDR3控制器IP核基于HIF接口，使用该IP核需要设计一套简单高效的总线桥逻辑，以满足系统访存性能要求。文中提出一种基于PLB4总线接口的DDR3控制器的设计方案，通过对数据流、控制流进行深入分析，采用请求合并、多级流水、数据预测、地址与控制信息复用、读数据乱序处理等方式，对访存效率影响较大的总线桥进行了速度和面积优化。仿真证明，优化后访存性能得到显著提升。

关键词：内存、性能、速度、面积、优化

所属期刊栏目：26

分类号：TP39(计算技术、计算机技术)

资助基金：中国航空科学基金2015ZC51036

在线出版日期：2016-05-06（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：181-184,189