一种多协议统一架构CMOS Serdes发送器电路设计

摘要：

为了满足SoC系统对多种高速串行通信协议的兼容性要求，文中提出了一种最高支持3.125 Gbps的多协议统一架构Serdes发送器电路结构，并在0.13μm CMOS工艺下实现。该结构通过分频比可编程的PLL电路来产生不同频率的时钟信号，并通过差分电荷泵电路降低了的分频比可调地降低了PLL电路输出时钟信号的抖动；通过上升/下降时间控制电路来改变输出信号的上升/下降沿时间，并通过控制信号来改变驱动器的输出信号幅度以及预加重幅度，从而满足不同协议对输出信号的上升/下降时间以及输出幅度的要求。测试结果表明，该发送器电路输出信号眼图可以满足PCI-E、Fi-ber Channel、SRIO等协议的模板要求，在3.125 Gbps速率下，其随机抖动RJRMS为1.81 ps。

关键词：Serdes、发送器、低抖动、PLL

分类号：TP31(计算技术、计算机技术)

资助基金：“十二五”微电子预研51308010601,51308010711;总装预研基金9140A08010712HK6101

在线出版日期：2015-06-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：131-134