基于H .264/AVC解码芯片的静态时序分析约束设计

摘要：

作为分析和验证电路时序行为的重要手段，静态时序分析( STA)技术在深亚微米级ASIC设计中得到了广泛的应用，而正确的时序约束输入是时序分析工具给出正确结果的必要条件之一。文中在介绍 STA 原理的基础上，以一款H.264/AVC解码芯片为例，分析了解码芯片的时钟结构等时序信息，详细介绍了时钟定义、端口信号等关键时序约束，并重点介绍了PLL时钟偏差的约束设计。时序分析工具PT分析及与动态仿真的交叉验证的结果表明，解码芯片时序约束设计完整、正确。

关键词：解码芯片、静态时序分析、约束

分类号：TP39(计算技术、计算机技术)

资助基金：“十二五”微电子预研51308010601;中国航空工业集团创新基金2010BD63111

在线出版日期：2014-05-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：90-94