AES加密引擎并行化设计与实现
在自主设计AES-256加密算法IP核的基础上,提出了AES加密引擎和多密码引擎SoC的硬件结构,对它们内部的并行化设计进行了研究和分析.通过对加密引擎的逻辑综合和多密码引擎并行模块的定量分析发现,在160 MHz的核心频率下,4个AES-256密码引擎并行模块受总线影响下的系统吞吐率为3.06 Gb/s.与同类设计相比,本文的并行化设计占有更小的面积资源,具有更大的系统吞吐率,达到了多引擎并行化设计的目标.
AES-256、IP核、加密引擎、多密码引擎、并行化
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TP391(计算技术、计算机技术)
国家自然科学基金61103230;武警工程大学基础基金wjy201312
2013-10-17（万方平台首次上网日期，不代表论文的发表时间）
共6页
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