一种用于公钥系统中的高速乘法器/乘加器的实现

摘要：

给出了一种基于标准ASIC设计实现的高速无符号32位乘法器,在此设计的基础上略加改动可以作为实现32×32+32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分积,然后对部分积压缩,最后采用高速超前进位加法器得到最终结果.这种乘法器/乘加器用于实现公钥协处理器(如RSA、ECC),在0.25 μm工艺下频率可达到100 MHz,远远高于Design Ware库里的乘法单元.

关键词：Booth编码器、超前进位加法器、乘法器、18-2压缩单元

所属期刊栏目：53

分类号：TP309(计算技术、计算机技术)

资助基金：国家高技术研究发展计划863计划2001AA141010

在线出版日期：2007-07-30（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：283-286