基于SRT4的整数除法器设计与优化

摘要：

为改良处理机中除法的算法表现,使用SRT-4实现对SRT-64算法的模拟,用Verilog设计并实现一个整数除法器.设计通过对数据的预处理,以SRT4算法为基础,每个周期3次迭代,等效于基数64位数的递归除法.在商的位选中加入并行中间值,对中间数据处理进行冗余计算.运算的最终延迟通过数位循环数加上一些额外的循环,用于规格化和商位的数据写回,相比SRT-16算法降低硬件的复杂度,缩短运算的时钟周期.通过在SMIC180下的工艺库完成综合仿真,得到面积和时序报告.

关键词：SRT-4算法、整数除法、算法优化、迭代、综合

所属期刊栏目：43

分类号：TP332.22(计算技术、计算机技术)

资助基金：贵州省优秀青年科技人才项目;贵州省科技人才;人才团队项目

在线出版日期：2022-04-24（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

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