基于Verilog-A的流水线型ADC数字校正技术仿真平台

摘要：

为了对流水线型ADC数字校正技术进行研究,提出了一种基于Verilog-A的行为级仿真平台.在该平台中,采用Verilog-A语言对流水线型ADC中各个组成模块进行建模、采用Volterra级数对系统误差进行模拟、采用Verilog语言对数字校正算法进行建模.应用此平台,结合一种确定性的数字校正技术对一个12位分辨率,1.5位每级结构,40MHz采样速度的流水线型ADC进行了仿真.在芯片设计之前使用该平台进行仿真,不仅能够有效地缩短流水线型ADC数字校正技术的硬件设计周期,还提高了校正算法开发的灵活性和实用性,从而对进一步提高流水线型ADC的性能、降低功耗起到重要的促进作用,具有很高的实用价值.

关键词：Verilog-A语言、仿真平台、流水线型ADC、数字校正、Volterra级数

所属期刊栏目：39

分类号：TP312(计算技术、计算机技术)

在线出版日期：2018-06-01（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：42-46