一种快速锁定双环路CPPLL的设计

摘要：

在FPGA芯片的发展中,为实现FPGA强大的功能和性能,在FPGA芯片上内置灵活、性能良好的锁相环来进行时钟管理.基于上述需求设计了一款应用于FPGA中的锁相环电路,该电路主体结构采用的是数模混合的三阶电荷泵锁相环电路,通过采用双环路和动态调节CP输出电流的电路结构扩大了输出时钟的频率输出范围、降低相位噪声、缩短PLL锁定时间,设计出的芯片功能和性能有了明显提高.

关键词：FPGA器件、锁相环、电荷泵锁相环、双环路、快速锁定、相位噪声

所属期刊栏目：38

分类号：TN47(微电子学、集成电路（IC）)

资助基金：国家科技重大专项资助项目2015ZX01018101-005

在线出版日期：2017-08-07（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：1-7