集成电路ESD损伤及实验方法研究

摘要：

随着现代集成电路的发展,工艺特征尺寸越来越小,氧化层越来越薄,集成电路抗静电能力也越来越差.对于深亚微米工艺集成电路来说,静电的损害更加严重,所以必须在设计芯片时加入适当的静电放电(Electrostatic Discharge,ESD)保护电路以减少静电放电对芯片内部的损伤.首先对ESD的来源、损伤原理、保护措施及静电模式做了详细介绍,在此基础上分别对I/O(输入输出端口)、Pin-to-Pin(端口对端口)、VDD-to-VSS(电源对地)及CDM(器件充电模式)的静电放电测试方法进行研究,并对静电测试及判别方法进行了说明,以帮助设计人员理解静电、损伤、保护、测试及判别的方法,更好的完成电路的抗静电设计.

关键词：静电、测试方法、放电模式、静电设计、静电研究、损伤

所属期刊栏目：38

分类号：TN40(微电子学、集成电路（IC）)

在线出版日期：2017-04-10（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：27-32